verilog 中的@是什么意思呢?# 和wait呢?请简述他们的区别
发布网友
发布时间：2022-04-22 23:04
共2个回答
热心网友
时间：2023-10-11 07:14
#跟另外两个区别还是蛮大的，两个作用分别是
#10 //延迟10个时间单位，延迟还可以是其他的描述方式
#(……)作用是传递参数
@是边沿敏感触发，而wait是电平敏感触发
比如语句
always @（posedge clk）
x=a;
在clk从0变为1时，x会被赋予a的值，clk没有变化（即便保持为1）时，a的变化不会引起x的变化（除非把a也写进敏感列表）
而语句
always wait（clk）
#1 x=a；
在clk=1时，x会被赋予a的值，clk保持为1时，a的值若发生变化，x的值也相应变化，并且wait语句所控制的语句块里必须有延迟控制。
热心网友
时间：2023-10-11 07:14
我感觉@是触发的意思，常用在always@(posedge
clk)
#多用于延时，在测试程序中的延时；
wait是个函数名。
