首 页 行业资讯 新车 试驾评测 养车用车 车型库

关于verilog中,寄存器赋值出现不纯净的跳变

发布网友 发布时间:2022-04-20 22:21

我来回答

1个回答

热心网友 时间:2023-07-11 07:10

reg data被综合器优化掉了。因为在综合器看来它没有作为输出或者驱动其它信号。因此给优化了。
可以将data作为输出。或者加上一些防止综合器优化的语句。eg:reg data /*synthesis noprune*/;

声明声明:本网页内容为用户发布,旨在传播知识,不代表本网认同其观点,若有侵权等问题请及时与本网联系,我们将在第一时间删除处理。E-MAIL:11247931@qq.com