verilog 怎么实现 在时钟的偶数个上升沿实现移位寄存
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发布时间：2022-04-20 22:21
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时间：2023-11-09 13:15
1在原始时钟上做一个二分频，用新得到的时钟沿控制移位寄存的电路
2在verilog里面，也可以加一个控制信号，原始clk打一拍，控制信号+1，移位寄存电路在控制信号为偶数的时候再工作
如果其为
int=[n:0]a;
initial a=0;
...
always@(posedge clk)
a=a+1;
...
...
always@(posedge clk)
if (a[0]==0)
....
