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verilog 移位寄存器跟赋值关系求教

发布网友 发布时间:2022-04-20 22:21

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2个回答

热心网友 时间:2023-05-11 09:47

【1】你的理解是对的!你在一个always里面用两次非阻塞赋值,在一个时钟边沿处理同一个变量hx,就成了这样。
【2】你按这个思路想:在hx被赋值以后,先保证hx不再被重复赋值冲掉数据,然后再移位操作。例如,赋值以后加一个使能信号,在使能信号下移位
【3】欢迎采纳!欢迎提问!

热心网友 时间:2023-05-11 09:48

RTL CODE 不好写吧.

always @ (posedge clk) begin
hx <= {hx[7:2]^gx[5:0], hx[1:0], 1'b0};
x<=x+1'b1;
end

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