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用verilog生成一个8位的具有同步清零的左移移位寄存器

发布网友 发布时间:2022-04-20 22:21

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2个回答

热心网友 时间:2023-05-13 10:03

首先 仿真不出来不一定是程序出错 ,可能是你在设置输入波形出错,
你先对程序编译一下 看看有没有错 ,如果没有错 那就是后面的操作错了
1 if(clr='0')then if(clr='0')then
for i in 7 downto 0 loop 改为 d<="00000000";
d(i):='0';
end loop;
2 so<=d(0); 改为 so<=a(0) 没问题了 可以得出仿真波形

热心网友 时间:2023-05-13 10:03

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