用verilog写的50M分频0.5HZ和1KHZ testbench也写了，用modelsim仿真 输出却没有波形，只有50M和reset信号
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发布时间：2022-04-24 17:50
共3个回答
热心网友
时间：2023-10-28 09:45
因为50M和1k相差悬殊，你要把仿真时序图的尺寸调的很大，才能看见1k的震荡。追问我拉了很长也没有看见震荡啊，真的很长，起码有几秒钟了。
追答我晕 你cnt位宽是1 啊？！
你算算50M需要多少位宽N，然后用reg [N-1:0]cnt定义.
热心网友
时间：2023-10-28 09:46
看着都觉得蛋疼，建议使用PLL不然就算对了相移很严重的，并且抖动很厉害，不稳定。以上有什么问题可以继续追问
热心网友
时间：2023-10-28 09:46
CNT计数器怎么能为1呢？？？仔细检查一下代码
