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怎样理解Verilog中的assign

发布网友 发布时间:2022-04-21 14:32

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热心网友 时间:2022-05-23 14:07

直接用法就是强制赋值/持续赋值,将wire或reg的值持续赋给另一个wire型(reg型不能用assign),物理层面上就是将assign等号左右两边用一根线连起来。
assign也可以用作声明一个变量的别名,意思就是这两个变量是等价的,只是称呼不一样

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